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Figure 3-1.
Bus Timing
SCL: Serial Clock, SDA: Serial Data I/O
t F
t HIGH
t R
S CL
t LOW
t LOW
t S U. S TA
t HD. S TA
t HD.DAT
t S U.DAT
t S U. S TO
S DA IN
t AA
S DA OUT
Figure 3-2.
Write Cycle Timing
SCL: Serial Clock, SDA: Serial Data I/O
SCL
t DH
t BUF
SDA
8th BIT
ACK
WORDn
(1)
t wr
STOP
CONDITION
START
CONDITION
Note:
6
1. The write cycle time t WR is the time from a valid stop condition of a write sequence to the end of the internal clear/write cycle.
AT24C11
3409G–SEEPR–8/07
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